| CPU | TMPZ84C015（東芝） （Z80CPU+PIO+CTC+SIO+CGC+WDT） |
| 動作クロック | 9.8304MHz |
| ROM | 32KB(27256),IC未搭載 |
| RAM | 32KB(62256),バッテリバックアップ可能（バッテリ未搭載） |
| PPI | TMP82C265×2(TMP82C265は82C55の2個入相当) |
| シリアルインターフェース | RS-232Cレベル 2チャネル（CPU内蔵） |
| ボーレート | 75～38400bps |
| DAC 分解能 出力数 出力レンジ 直線性誤差 総合誤差 セトリングタイム 最大負荷 |
MAX506(マキシム) 8ビット 4チャネル 0～＋25V ±1LSB max.(モノトニシティ保証) ±1 1/2保証 5μS typ.(10KΩ∥100pF負荷，±1/2LSB) 2KΩ∥300pF |
| ADC 分解能 入力数 入力レンジ 直線性誤差 オフセット誤差 ゲイン誤差 変換時間 入力インピーダンス |
MAX156(マキシム) 8ビット シングルエンド4チャネルまたは差動２チャネル （混在入力構成可能） ０～＋2.5V ・±2.5V ±1LSB max.(ノーミスコード保証) ±1LSB max.（ユニポーラ）・±２LSB max.（バイポーラ） ±1LSB max.（ユニポーラ）・±２LSB max.（バイポーラ） 3.9μS/チャネル max. 10MΩ |
| 内部基準電源 | ＋2.5V±５％ |
| リセットIC | MAX701（マキシム） |
| デバッグ環境 | ICE用 40PIN-DIPソケットをボード上に搭載 |
| 電源 | ＋５V±５％ 180mA max.(25℃,無負荷,CMOS ROM時) |
| 基板寸法 | 130×115㎜ |
| 取付穴寸法 | 120×105㎜ |
※バス信号コネクタがないため、外部拡張基板は、接続できません。本基板単体でご使用下さい。
| アドレス | アクセスタイム・TCE | TOE | |
| ROM(27256) | 0000～7FFF h | 100nS 以下 | 50nS 以下 |
| RAM(62256) | 8000～FFFF h | 90nS 以下 | 50nS 以下 |
| CTC | チャネル０ チャネル１ チャネル２ チャネル３ |
10 h 11 h 12 h 13 h | |
| SIO | チャネルA | データ コマンド/ステータス |
18 h 19 h |
| チャネルB | データ コマンド/ステータス |
1A h 1B h | |
| PIO | Aポート | データ コマンド |
1C h 1D h |
| Bポート | データ コマンド |
1E h 1F h | |
| ウオッチドッグタイマ | モード コントロール |
F0 h F1 h | |
| 割込優先順位レジスタ | F4 h | ||
| PPI 1 | Aポート Bポート Cポート コントロール |
80 h 81 h 82 h 83 h | |
| PPI 2 | Aポート Bポート Cポート コントロール |
84 h 85 h 86 h 87 h | |
| DAC | チャネル0 チャネル1 チャネル2 チャネル3 |
88 h 89 h 8A h 8B h | |
| ADC | 8C h | ||
| CN１ | ||
| 基板側 ベース付ポスト | B2P-VH | |
| ケーブル側 | ハウジング コンタクト |
VHR-2N SVH-21T-1.1 |
日本圧着端子製造(株)製
| CN２ | CN３・５ | CN４ | ||
| 基板側 ピンヘッダ | PS-34PE-D4T1-PN1 | PS-16PE-D4T1-PN1 | PS-50PE-D4T1-PN1 | |
| ケーブル側 | ソケット ストレインリリーフ |
PS-34SM-D4P1-1D PS-SR34M |
PS-16SM-D4P1-1D PS-SR16M |
PS-50SM-D4P1-1D PS-SR50M |
上記コネクタ形式は日本航空電子工業(株)製ですが、MIL-C-83503規格のソケットなら他社製でも使用可能です。
CN2～5のケーブル側コネクタは付属しません。
CN１ （電源）
CN２ （CTC＋PIO信号）
CN３ （SIO信号）
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CN４ （PPI 1＆2 信号）
CN５ （A/D，D/A信号）
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CN4の、Pの後に続く番号等は、左からPPIナンバー、ポート名、bitナンバーを表しています。
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